SK 海力士突破 HBM 堆叠层数限制，MR-MUF 和混

IT之家 9 月 4 日消息，SK 海力士封装研发副社长李康旭（Kangwook Lee）于 9 月 3 日出席“2024 年异构集成全球峰会”，发表了名为“面向人工智能时代的 HBM 和先进封装技术”的演讲，表示公司正在开发 16 层 HBM4 内存。

Lee 在演讲中强调异构集成技术（封装不同工艺的半导体芯片）重要性日益凸显，通过合理利用该技术，海力士将进一步提高第 6 代 HBM4 产品（计划明年产量）的性能。

目前的 8 层和 12 层 HBM3E 每秒可处理超过 1.18TB （太字节）的数据，并支持高达 36GB 的容量。HBM4 将提供 12 层和 16 层产品，最大容量为 48GB，数据处理速度超过每秒 1.65TB。

Lee 表示：“通过在 HBM4 的基础芯片上应用逻辑工艺，我们预计性能和能效都将得到提升”。

SK Hynix 和台积电正在合作开发 HBM4，计划于 2025 年量产。开发的关键是使用台积电的 5 纳米工艺来创建 HBM4 封装底部的基底芯片。

HBM 是在基底芯片上堆叠多个 DRAM，并使用 TSV（硅通孔）技术将它们垂直连接起来。基底芯片连接到 GPU（图形处理单元）并控制 HBM 的性能。

Lee 还强调了 SK Hynix 采用的先进 MR-MUF 技术的优势。MR-MUF 封装技术可实现低粘合压力和温度应用以及批量热处理，与其他工艺相比，在散热方面具有 30% 以上的性能优势。

IT之家援引他的演讲内容：“我们正在为 16 层产品准备先进的 MR-MUF 和混合键合（Hybrid Bonding）方法，并计划选择满足客户需求的最佳方法”。

SK 海力士目前正在利用 MR-MUF 技术批量生产 HBM3 和 HBM3E 8 层产品，并利用先进的 MR-MUF 技术批量生产 12 层产品，HBM4 12 层产品也将使用同款技术，这些产品计划于明年下半年出货。此外，SK Hynix 还在为 HBM4 之后的第七代 HBM4E 做准备。

以上图源：technews