台积电CoWoS-L，是英伟达最新GPU的关键

文｜半导体产业纵横

新架构 CoWoS-L，以解决大型interposer缺陷导致的良率损失问题。

片上基板（CoWoS：Chip-on-wafer-on-substrate）是一种先进的封装技术，用于制造高性能计算（HPC）和人工智能（AI）元件。作为一种高端系统级封装（SiP）解决方案，与传统的多芯片模组（MCM）相比，它能在紧凑的平面图内以并排方式实现多芯片整合。要在封装中容纳更多的有源电路和晶体管，以提高SIP系统的性能，扩大interposer 面积是关键因素之一。通过四掩模拼接技术，基于Si interposer 的CoWoS-S 已开发出2500 平方毫米的interposer 面积。然而，前所未有的interposer 面积给产量和制造带来了重大挑战。如何克服interposer尺寸的限制变得非常重要。

在前半部分中，本文介绍了CoWoS 系列中的一种新架构CoWoS-L，以解决大型interposer缺陷导致的良率损失问题。CoWoS-L 的interposer 层包括多个本地硅互连(LSI) 芯片和全域再分布层(RDL)，形成一个重组interposer 层(RI)，以取代CoWoS-S 中的单片硅interposer 层。

LSI chiplet 继承了硅interposer 的所有诱人特性，保留了亚微米级铜互连、硅通孔(TSV) 和嵌入式深沟电容器(eDTC)，以确保良好的系统性能，同时避免了与一个大型硅interposer 相关的问题，如良率损失。此外，在RI 中还引入了穿绝缘体通孔(TIV) 作为垂直互连，以提供比TSV 更低的插入损耗路径。CoWoS-L 采用3 倍reticle size（约2500 平方毫米）的插接器，搭载多个SoC/芯片模组和8 个HBM，已成功进行了演示。报告了电气特性和元件级可靠性。稳定的可靠性结果和出色的电气性能表明，CoWoS-L 架构将延续CoWoS-S 的扩展势头，以满足未来面向高性能计算和人工智能深度学习的2.5D SiP 系统的需求。

简介

近年来，人工智能（AI）以前所未有的速度蓬勃发展。与深度学习和巨量资料分析相关的应用越来越多，推动了高性能计算系统频宽的增加。在高密度异构整合中，追求高频宽和低讯号延迟的互连变得越来越关键。在近年来发展起来的先进封装和3DIC 技术中，2.5D CoWoS 平台因其独特的大整合面积、高频宽存储器（HBM）相容性以及丰富的无源器件和互连器件选择而被HPC 和人工智能系统广泛采用。

图1

在典型的CoWoS 工艺中，已知良好逻辑（KGD） SoC 的顶层芯片和HBM 通过间距约为30 至60 um 的微凸块并排整合在Si 夹层晶圆上。在采用上述片上晶圆（CoW）工艺之前，在晶圆厂环境中用多层互连、TSV 和eDTC 对Si 中介层进行预成型。然后，根据interposer 尺寸将CoW 晶圆切割成单个CoW 模组，并组装到封装基板上，形成SiP。在top die和基板之间引入硅interposer 层可实现更细的互连间距和更短的水平路径，从而确保更好的讯号完整性（SI）和电源完整性（PI）。

在前几代CoWoS 产品中，开发出了双掩模和四掩模光刻拼接技术，可将硅互联器的面积扩大到相当于三个完整reticle size（3 倍或约2500 平方毫米）。请注意，本文将一个reticle size定义为~830 mm2，即25.52 mm x 32.52 mm，这是光刻扫描器的最大可访问区域。CoWoS-S 是一种基于interposer的CoWoS 技术，已获得3 个SoC/chiplet 芯片和8 个HBM 的最高认证。虽然不断增大interposer尺寸仍是下一代CoWoS 扩展到4 倍（约3300 平方毫米）的一种选择，但生产率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了4 掩膜拼接的范围，这给插层制造带来了巨大的吞吐量损失。控制不同掩膜场边界的拼接误差也是一项挑战。

此外，如此大尺寸的单片硅interposer 层也会带来良率问题，尤其是每个晶圆的总芯片数正急剧下降至3倍以上。因此，将CoWoS-S 扩展到四倍reticle size（约3320 平方毫米）或更大，在生产和可靠性方面极具挑战性。

在本文中，CoWoS-L 架构被证明是解决CoWoS 封装扩展所带来的生产率问题的可行平台。多个基于硅的LSI 芯片被重组在一个基于模塑化合物的插接器中，以取代单一的硅插接器。这种创新的RI 结构为CoWoS-L 带来了许多优势，如无掩模缝合d 和良率。根据图1 所示的技术路线图，CoWoS-L 的推出将继续保持CoWoS 扩展演进的势头，并为充满活力的高性能计算行业带来更多应用。

COWOS-L

CoWoS-L 封装由3 部分组成，即top die、重组插层（reconstituted interposer ）和基板。图2 展示了CoWoS-L 封装的方案。Top die通过细间距微凸块并排粘合在中介层上。中介层在承载所有top die以形成片上晶圆（CoW：chip-on-wafer）方面发挥着重要作用，而LSI 芯片则是芯片与芯片之间接触最多的部分。中介层的上下两面都包含一个RDL层，分别用于微凸块和C4凸块布线。由模塑化合物（molding compound）包围的TIV 提供了从基板到顶层芯片的直接垂直路径，插入损耗低。最后，将CoW 芯片粘合到基板上，完成CoWoS。

图2

图3 显示了CoWoS-L test vehicle 的封装。封装和interposer的尺寸分别为70mm x 76mm 和43mm x 58mm。在CoWoS-L 测试中，设计了3 个SoC/chiplet 芯片和8 个HBM 进行结构验证。RI中嵌入了10多个LSI芯片。

图3

CoWoS-L 是一种"chip last"组装，即在top doe堆叠之前进行interposer 制造。图4(a) 展示了RI 的工艺流程。首先，在载体晶圆上制造TIV。在LSI 芯片和TIV 之间的间隙中填充模塑化合物，然后采用CMP 工艺进行表面平面化。

图4

一个RDL 层是在interposer 正面制作的，用于将微凸块连接到TIV 和LSI 芯片。图4(b)-(d) 显示了CoW 的工艺流程。带有微凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图4(d)所示，在interposer背面还制作了另一个RDL 层，然后形成C4。图4(e)-(f)描述了基片上（oS）工艺流程。与传统的凝胶型热介面材料（TIM：thermal interface material）相比，盖型封装在盖和CoW 芯片之间插入了新型薄膜型热介面材料（TIM），具有更好的散热效果。

图5

图5 展示了LSI-1 和LSI-2 的工艺流程。在制造LSI-1 时，首先在300 毫米硅芯片上制造TSV 和一层单大马士革铜金属(M1)。然后，用未掺杂硅酸盐玻璃（USG）作为介电层的双大马士革铜形成互连结构。在LSI-1 金属方案中，双大马士革铜工艺提供的最小金属宽度/空间为0.8/0.8微米，厚度为2微米。

LSI-2 具有相同的TSV 结构和M1 金属方案。制造出M1 层后，通过半新增工艺(SAP)，以聚酰亚胺(PI) 为介质层的铜RDL 形成互连结构。SAP 铜RDL 的最小宽度/空间为2/2um，厚度为2.3um。

最后，在LSI 的顶部金属上制作铜Via，作为与RI 的正面RDL 的连接。

第一代深沟电容器（eDTC：deep trench capacitor）首次引入CoWoS 平台，以提高电气性能。在早期开发中，采用第一代eDTC 的CoWoS 可将系统功率传输网路（PDN）阻抗降低93%，第一电压骤降比不采用eDTC 时降低72%。此外，在3.2 GHz 频率下，HBM 中VDDQ 的同时开关噪声（SSN）比没有eDTC 时降低了38%。由于SSN 降低了，讯号完整性也得到了改善。带有eDTC 的CoWoS 平台有利于电源完整性和讯号完整性。新一代eDTC 的电容密度可达1100 nF/mm2。

CoWoS-L 可提供比CoWoS-S 更高的电容。CoWoS-L 采用多个LSI 芯片，通过连接所有LSI 芯片的电容，可以显著提高RI 上eDTC 的总电容。图6 显示了CoWoS-S 和CoWoS-L 最大eDTC 电容的比较。

图6

电气性能和可靠性测试

图7 显示了新一代eDTC 的电容密度。电压应力后的电容密度约为1100 nF/mm2，是第一代eDTC 的3 倍，是MiM 电容器的50 多倍。整合在LSI 芯片中的eDTC 的出色电气特性为CoWoS-L 带来了出色的SI 和PI 性能。

图7

CoWoS-L 提供两种LSI 芯片：LSI-1 和LSI-2，主要区别在于互连金属方案。为了研究两种金属方案的基本电气特性。图8 显示了两种金属方案最小宽度时的电阻。

图8

图8LSI 芯片在HBM 和SoC 之间进行芯片间通讯。LSI 互连的讯号完整性对于防止高速传输过程中的资料失真至关重要。图10 显示了LSI-1 和LSI-2 金属方案的插入损耗。评估金属方案特性时使用了单端GSG 图案。如图9 所示，在高频率下，LSI-1 金属方案的S21 低于LSI-2 金属方案。

图9

为了验证CoWoS-L 的可靠性，这里设计了四种不同的菊花链类型：微凸块、TSV、TIV 和C4 菊花链，以研究结构的完整性，如图10 所示。μ 凸块菊花链最多可连接100 个μ 凸块。TSV 菊花链连接了数百个TSV，用于分析LSI 互连。连接50 多个TIV 的TIV 菊链设计用于验证从C4 到插片正面RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估C4 连接质量，该处在可靠性过程中显示出较高的应力。

图10

CoWoS-L 封装的电气测量结果如图11 所示。每个封装的偏差都很小，这表明其具有出色的电气性能和完美的整合方案。

图11

CoWoS-L 的元件级可靠性测试遵循JEDEC 标准。首先进行了湿度敏感级(MSL4) 测试，然后在-40 ºC 至125 ºC 温度条件下进行了1500 次热循环测试(TCG)，在110 ºC 温度条件下进行了264 小时85% 相对湿度的无偏高度加速应力测试(u-HAST)，在150 ºC 温度条件下进行了1500 小时高温储存测试(HTS)。

如图12 所示，可靠性测试后电阻没有明显变化。尽管中介层尺寸较大（约2500 平方毫米），CoWoS-L 结构仍通过了JEDEC 的所有鉴定项目。由LSI 芯片和模塑组成的创新插层结构减轻了作为应力缓冲器的基板和硅顶层芯片之间的CTE 不匹配所产生的应力。

图12

本文成功开发并演示了重组插层面积达2500 mm2的CoWoS-L。CoWoS-L 作为CoWoS 系列中的一员，为满足高端产品的持续扩展要求提供了一种新颖的结构。整合LSI-1 和LSI-2 的独特结构为在一个封装中实现卓越的SoC 到SoC 以及SoC 到HBM 互联提供了设计灵活性。

TIV 还为超高速资料传输带来了讯号和电源完整性方面的优势，而无需担心通过TSV 造成的插入损耗。考虑到eDTC 的"小芯片"优势，在相同缺陷密度的晶圆制造工艺条件下，eDTC 的利用变得更加高效。可靠性测试结果表明，CoWoS-L 具有稳健性和可制造性。总之，CoWoS-L具有强大的异构整合能力，可满足HPC 和AI 领域日益增长的需求。