台积电官宣1.6纳米，迎接新的设计挑战！

TSMC（台积电）计划在2026年末开始量产基于A16（1.6nm级）制程技术的第一批芯片，该消息是在本周早些时候于荷兰阿姆斯特丹举办的欧洲开放创新平台（OIP）生态系统论坛上宣布的。这一新节点引入了台积电的超级电源轨（Super Power Rail, SPR） 背 面供电网络（ BSPDN），能够实现更高效的电源传输（所有电源通过芯片背面传输）和更高的晶体管密度。不过，尽管BSPDN解决了一些设计挑战，却也带来了新的问题，因此需要额外的设计努力。

A16制程技术的亮点

A16制程技术将采用全环绕栅极（GAAFET）纳米片晶体管，其架构类似于台积电的N2系列制程技术（2nm级）。此外，它还包含背面电源轨，用于提高电源传输效率并增加晶体管密度。与N2P制程技术相比，A16预计在相同电压和复杂度下性能提升8%-10%，或者在相同频率和晶体管数量下功耗降低15%-20%。台积电还估计，针对高端AI处理器的设计，A16可实现芯片密度提升1.07倍至1.10倍，具体取决于晶体管类型和使用的设计库。

根据台积电设计解决方案探索与技术基准部门负责人王健（Ken Wang）介绍，从N2P迁移到A16的逻辑布局相对简单，因为单元结构和大部分布局模式几乎相同。

他说：“从N2P到A16的逻辑布局迁移其实非常直接，因为两者的单元结构和大多数布局模式几乎相同。A16的亮点之一在于，它继承了N2的NanoFlex功能，通过调整器件宽度来实现最大的驱动强度。”

BSPDN（背面供电网络）的优势和挑战

台积电的超级电源轨（SPR）通过专用接触直接连接晶体管的源极和漏极到背面供电网络，极大地缩短了导线长度并降低电阻，从而最大化性能和功率效率。从生产角度来看，这种实现方式是迄今最复杂的BSPDN设计之一，甚至超过了Intel的Power Via。

然而，先进的BSPDN实现也意味着芯片设计师必须完全重新设计其电源传输网络，采用新的布线策略。此外，由于芯片的热点将位于一组导线的下方，散热将变得更加困难，因此需要进行额外的热量缓解设计。

设计采用背面供电网络的芯片本质上意味着采用新的实现方法，包括设计流程本身的变化。王健提到了需要新的热感知布线软件、新的时钟树构造、不同的IR-Drop分析、不同的电源域以及新的热分析签核工具等。

EDA工具和设计生态支持

由于这一新实现流程的复杂性，需要新版EDA工具和仿真软件的支持。尽管A16的节点类似于N2，许多工具已准备就绪，但目前主要EDA厂商（如Cadence和Synopsys）仅推出了“ pre-0.5版”工具。

王健表示：“A16是一项适用于复杂布线和高密度PDN设计的技术，但也带来了新挑战，因此需要额外的设计工作。我们的背面通孔VB（Backside Via）也需要在硅片上进行全面验证。与此同时，我们正在开展全面的A16 EDA支持计划，并将持续更新A16 EDA工具的状态。”

总结来看，台积电的A16技术虽然带来了显著的性能和功耗提升，但也提出了新的设计挑战。该技术将成为高端AI处理器等复杂设计的强大工具，同时推动EDA工具与设计方法的进一步发展。

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