台积电希望使用更大的封装作为其系统级"SoW"技

让我们先忘掉芯片的缩小，专注于集成电路技术的进步。台积电公布了下一代 SoW 封装的庞大计划，从而计划实现这一目标。台积电将下一代"SoW"芯片封装视为迈向未来的关键因素，这意味着芯片可能变得比以往任何时候都大！

在深入了解台积电披露的信息之前，我们先来谈谈内插器芯片。想象一下你手中的芯片，假设它是一个功能强大的芯片，如果您渴望从单个芯片中获得更多的功能，那么业界不会走创新路线，而是会将多个芯片相互连接，以实现功率的累积。为此，带内插器的微电子电路封装技术就派上了用场。

在人工智能和高性能计算时代，计算能力变得比以往任何时候都更有必要，芯片封装在推动行业发展方面发挥了至关重要的作用，而且看起来它还将继续发挥作用。

在台积电的技术研讨会上，该公司展示了其 A16 工艺，并透露了许多其他细节。目前，传统的 CoWoS 封装允许市场将台积电的微粒极限提高 3.3 倍。这里的微粒限制是指应用于标准微粒尺寸限制的乘数，以确定有效可用面积；简单地说，乘数越大，效果越好。

更有趣的是，台积电透露，其即将推出的 CoWoS-L 封装将于 2026 年亮相，计划采用 5.5 倍于台积电光罩极限的封装，这意味着它将采用 12 个 HBM 内存堆栈，同时采用更大的基板（100×100 毫米）。凭借这一创新，这家台湾巨头计划将芯片的计算性能提高到上一代产品的 3.5 倍，而这仅仅是个开始，因为该公司对未来还有更大的计划。

到 2027 年，台积电计划推出 8 倍微粒极限的 CoWoS，支持更大的 120mm x 120mm 基板，集成四种不同的 SoIC，为后续市场奠定新的基调。此外，台积电还提到了专门的 SoW 封装标准，据说该标准将拥有 40 倍的微粒极限和 60 个 HBM 堆栈，并明确针对未来的数据中心集群。

芯片封装技术的进步表明，工艺缩减并不是决定未来计算能力的唯一因素。现代发展已经向我们表明，CoWoS 将在塑造人工智能和高性能计算产业的未来中发挥至关重要的作用。